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[资料] 精通VerilogHDL:IC设计核心技术实例详解(PDF+源码)

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发表于 2016-4-22 13:43:01 | 显示全部楼层 |阅读模式

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第1章 设计方法概论(Design Methodology Introduction)


1.1 Verilog HDL硬件设计语言
1.2设计流程(Design Flow)
1.2.1设计规格阶段(Design Specification)
1.2.2架构与设计划分阶段(Architecture&DesignPartition)
1.2.3编程与测试环境设计阶段(RTLCoding&TestBench)
1.2.4集成和仿真阶段(Integration&Simulation)
1.2.5综合阶段(Synthesis)
1.2.6布局前仿真阶段(Pre—Layout Simulation)
1.2.7布局与布线阶段(AutoPlacement&Route,AP&R)
1.2.8布局后仿真/静态时序分析/形式验证阶段
(Post—Sim/STA/FormalVefification)
1.2.9 DRC/LVS检查阶段
1.2.10 Design Sign-off阶段
1.2.11手动修正(Engineering Change Order,ECO)
1.3程序设计风格(Coding Style)
1.4综合(Synthesis)
1.4.1不可综合的Verilog HDL描述
1.4.2不可综合的运算符
1.4.3操作条件(Operating Condition)
1.4.4 Setup Time&Hold Time
1.4.5元件库(Library)
1.4.6时序约束(Timing Cons仃aillts)
1.4.7时钟信号综合(Synthesis for Clock)
1.4.8线路负载模型(WireLoadModel)
1.4.9设计规则检查(Design Rule Check,DRC)
1.4.10综合的原则
1.4.11综合扫描电路(Scan Synthesis)
1.5布局与布线(Auto Placement&Route,AP&R)
1.5.1布局的概念
1.5.2 Floorplan
1.5.3 Cut Scan Chain
1.5.4 Pre—P1acement Optimization
1.5.5 Placement
1.5.6 Placement Optimization
1.5.7 CTS(Clock Tree Synthesis)
1.5.8 Connect Scan Chain
……
第2章 硬件设计语言
第3章 行为建模
第4章 同步设计
第5章 异步设计
第6章 功能性单元
第7章 IC Slave模型
第8章 微处理器设计实例
第9章 JPEG编码硬件加速器


(代码)精通VerilogHDL:IC设计核心技术实例详解.rar

507.21 KB, 下载次数: 1346 , 下载积分: 资产 -2 信元, 下载支出 2 信元

(书)精通Verilog HDL:IC设计核心技术实例详解.part1.rar

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(书)精通Verilog HDL:IC设计核心技术实例详解.part2.rar

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(书)精通Verilog HDL:IC设计核心技术实例详解.part3.rar

15 MB, 下载次数: 2715 , 下载积分: 资产 -5 信元, 下载支出 5 信元

(书)精通Verilog HDL:IC设计核心技术实例详解.part4.rar

10.35 MB, 下载次数: 2812 , 下载积分: 资产 -4 信元, 下载支出 4 信元

发表于 2016-4-23 14:47:19 | 显示全部楼层
thanks
发表于 2016-4-23 15:27:42 | 显示全部楼层
谢谢分享
发表于 2016-4-23 17:21:05 | 显示全部楼层
edsfdsfgbfdhgbdfghbdf
发表于 2016-4-23 17:26:56 | 显示全部楼层
fsdgdfg
发表于 2016-4-23 19:39:20 | 显示全部楼层
kankan
发表于 2016-4-23 19:55:28 | 显示全部楼层
太好了,谢谢。
发表于 2016-4-24 12:02:23 | 显示全部楼层
谢谢楼主!
发表于 2016-4-25 03:42:09 | 显示全部楼层
兄弟啊,你这个资源,就是在这个论坛,07年和14年都有人发过,内容一模一样,都是不清晰,很模糊,你这个不过是多了一些习题答案而已,其实。。。。。。。。。。。。。。
发表于 2016-4-25 03:46:35 | 显示全部楼层
thnx!
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