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[求助] 看看下面的程序哪里的语法错误

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发表于 2016-4-20 21:13:45 | 显示全部楼层 |阅读模式

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  1. module divison(clk,rst_n,start);       
  2.        
  3.    input clk,rst_n,start;
  4.    input [7:0] dividend; //被除数
  5.         input [7:0] divisor;   //除数     
  6.         output done;
  7.         output [7:0] qutient;
  8.    output [7:0] reminder;   
  9.         output [15:0] sq_diff;
  10.         output [15:0] sq_temp;
  11.        
  12.        
  13.         reg [3:0] i;
  14.         reg [8:0] s;
  15.         reg [15:0] temp;
  16.         reg [15:0] diff;
  17.         reg isneg;
  18.         reg isdone;
  19.        
  20.         always @(posedge clk or negedge rst_n)  
  21.         begin
  22.          if (!rst_n)     
  23.             begin
  24.                       i <= 4'd0;
  25.                       s <= 9'd0;
  26.                       temp <= 16'd0;
  27.                       diff <= 16'd0;
  28.                       isneg <= 1'b0;
  29.                       isdone <=1'b0;
  30.                  end
  31.                  
  32.           else if(start)
  33.              case(i)
  34.                     0:
  35.                             begin
  36.                                     isneg <= dividend[7]^divisor[7];
  37.                                          s <= divisor[7] ? {1'b1, divisor}:{1'b1,~divisor+1b'1};
  38.                                          temp <= dividend[7] ? {8'd0,~dividend+1'b1}:{8'd0,dividend};
  39.                                          diff <= 16'd0;      
  40.                                i <= i + 1'b1;
  41.                             end
  42.                           1,2,3,4,5,6,7,8:
  43.                             begin
  44.                                    diff = temp + {s,7'd0};
  45.                  if(diff[15])            
  46.                     temp <= {temp[14:0],1'b0};
  47.                                           else
  48.                                             begin      
  49.                                              temp <={diff[14:0],1'b1};
  50.                               i <= i +1'b1;
  51.                              end
  52.                        end
  53.                          9:      
  54.                            begin
  55.               isdone <= 1'b1;
  56.               i <= i +1'b1;   
  57.                            end      
  58.                          10:      
  59.                            begin  
  60.               isdone <=1'b0;
  61.               i <= 2'b0;
  62.             end     
  63.         endcase
  64.                  
  65.         assign done = isdone;
  66.         assign qutient = isneg ? (~temp[7:0]+1'b1):temp[7:0];   //商
  67.    assign reminder = temp[15:8]; //余数
  68.    assign sq_diff = diff;
  69.    assign sq_temp = temp;   
  70. end
  71. endmodule                                  
  72.                                


复制代码

编译之后出现这样的错误:
Error (10170): Verilog HDL syntax error at divison.v(9) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(9) near text "&#194;";  expecting "endmodule"
Error (10170): Verilog HDL syntax error at divison.v(10) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(11) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(21) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(21) near text "&#194;";  expecting "@", or an identifier
Error (10170): Verilog HDL syntax error at divison.v(22) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(23) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(24) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(25) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(26) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(27) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(28) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(29) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(38) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(39) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(40) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(41) near text &#194;
Error (10170): Verilog HDL syntax error at divison.v(42) near text &#194;
Info (12021): Found 0 design units, including 0 entities, in source file divison.v

不知道怎么办。谢谢
发表于 2016-4-21 08:56:01 | 显示全部楼层
哎,这不是程序,当程序在看,在写,方向错误了
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