[verilog] Verilog语言的编写

甲壳虫

回复 49# ltshan
你用Quartusii生成的模板，那里面不是还要添加代码吗/？我今天是啦一下但是总是出错。

ltshan

回复 51# 甲壳虫

当然要加代码  否则tb怎么和dut链接在一起。   建议你找个最简单例子先把基本方法弄熟。verilog入门书都有的。
我的tb如下：

1. `timescale 1 ps/ 1 ps
   
2. module calculation_vlg_tst();
   
3. // constants                                          
   
4. // general purpose registers
   
5. reg eachvec;
   
6. // test vector input registers
   
7. reg clk;
   
8. reg rst_n;
   
9. // wires                                               
   
10. wire [7:0]  avg;
    
11. wire [7:0]  indata;
    
12. wire [7:0]  outdata;
    
13. wire [7:0]  rd_addr;
    
14. wire we;
    
15. wire [7:0]  wr_addr;
    
16. 
    
17. // assign statements (if any)                          
    
18. calculation i1 (
    
19. // port map - connection between master ports and signals/registers   
    
20.         .avg(avg),
    
21.         .clk(clk),
    
22.         .indata(indata),
    
23.         .outdata(outdata),
    
24.         .rd_addr(rd_addr),
    
25.         .rst_n(rst_n),
    
26.         .we(we),
    
27.         .wr_addr(wr_addr)
    
28. );
    
29. initial                                                
    
30. begin                                                  
    
31. // code that executes only once                        
    
32. // insert code here --> begin                          
    
33.         clk = 1'b0;
    
34.         rst_n = 1'b1;
    
35.         #10 rst_n = 1'b0;
    
36.         #10 rst_n = 1'b1;
    
37. // --> end                                             
    
38. $display("Running testbench");                       
    
39. end        
    
40. 
    
41. always #50 clk = ~clk;
    
42.                                             
    
43. always                                                
    
44. // optional sensitivity list                           
    
45. // @(event1 or event2 or .... eventn)                  
    
46. begin                                                  
    
47. // code executes for every event on sensitivity list   
    
48. // insert code here --> begin                          
    
49.                                                       
    
50. @eachvec;                                             
    
51. // --> end                                             
    
52. end                                                   
    
53. endmodule
    

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回复 46# ltshan

没怎么看懂你写的这个，等我好好研究研究，是根据那个流程图写的代码吗？谢谢，

zombes

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