CPPLL锁不住

wandola · 发表于 2016-4-7 09:59:21

45G可以用sub-sampling结构

PERRY_C · 发表于 2016-4-7 18:40:41

回复 7# wandola
您好。下边是我的环路中的一些图。烦请帮我分析下呢~
图1，分别为控制电压，电荷泵电流，up管电流电压，down管电流电压。

图2，仿真时间内的VC和Icp。

图3，输出VCO波形，46.58G。
Vvco-46.58G.png

图4，反馈回来分频后波形，89.11M。输入参考给的88M。
Vdiv-89.11M.png

图5，所用CP电路结构。

感觉环路中的其他模块不会有问题的。我想可能是CP或者LPF的问题。再或者这么高的频率，不知道是不是仿真方法不对呢。。

lovlybigbear · 发表于 2016-4-19 16:51:20

你环路带宽多少？

PERRY_C · 发表于 2016-4-20 11:54:09

回复 13# lovlybigbear

已经解决了谢谢您~
带宽2M

bright_pan · 发表于 2016-4-20 17:32:41

请问怎么解决的，仿真精度的问题吗？

wandola · 发表于 2016-4-20 19:20:47

LPF的问题。因为你的2M带宽太大。

PERRY_C · 发表于 2016-4-21 19:34:43

回复 15# bright_pan

不是我CP设计不合理，摆幅太小。重新设计了CP，就锁住了

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