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楼主: 小蓉蛋蛋

[求助] Verilog，Modelsim新手刚学，求大神帮助啊！！！！！！！

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ltshan
发表于 2016-3-30 16:56:26 | 显示全部楼层
建议用testbench的template来写这个test code

我把你的code跑了一遍 half_dollar是有变化的
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xjxmax
发表于 2016-3-31 13:59:41 | 显示全部楼层
你定义的是reg，但是没有时钟
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