求助，如何vhdl实现2输入2输出的ram

petrel87 · 发表于 2016-3-21 15:50:15

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现在是一个工程的代码那里要求一个多口ram2输入，2地址，2使能，2输出，2时钟。
就是两个器件对同一ram的写入地址、时钟控制、输出输入及其使能都不干涉。做了几次了，要么是时钟那里报错，要么是同一process对同一数据写操作报错。
那咋办啊？

petrel87 · 发表于 2016-4-25 16:43:18

解决了。。。。。。
还是要上老外网站

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