求助！cadence中生成gds文件时warning相关

hehuiheng · 发表于 2016-3-14 15:15:16

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本帖最后由 hehuiheng 于 2016-3-14 18:06 编辑

Cadence(6.13)芯片设计完成后export时候，提示0错误17个warning，17个大概都是下面这样的:

WARNING (206): Path length 1400 at location (417700,183800) on layer 9
is less than 1/2 of path width 3600. The path would be written in Stream
file as is. To resolve this, fix the reported path in the input design
and run the translator again.

设计时也用不到5层以上，为什么会提示9层的警告?而且
(417700,183800) 这个坐标太大了，芯片最大x坐标也就是2400左右，完全搞不懂，有谁遇到过类似问题？

hehuiheng · 发表于 2016-3-14 16:18:41

- -自己顶下

yangzikai · 发表于 2016-3-14 20:08:52

回复 2# hehuiheng

lihai

hehuiheng · 发表于 2016-3-14 21:28:44

回复 3# yangzikai

有遇到过么..话说lvs验证时都是0warning么？

whyarthur · 发表于 2016-3-14 21:32:07

layer 9 要看 tech file 吧, 查查位置 (417.7, 183.8) 的 layout

hehuiheng · 发表于 2016-3-14 22:56:59

回复 5# whyarthur

好的谢谢，坐标有点不懂，为什么是
(417.7, 183.8) ，之前一直不太注意warning，觉得没错就ok的。

yhp2008 · 发表于 2019-8-26 22:07:52

楼主问题有没有解决

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