用Verilog的case语法做multiplexer出的问题

ltshan

1. 
   
2. module multiplex(match);
   
3.         input [15:0]match;       
   
4.         wire [11:0]b[15:0];       
   
5.         reg [11:0]a;
   
6.        
   
7.         always @(match)
   
8.                 case (match)
   
9.                  16'h0001: a = b[0];
   
10.                  16'h0002: a = b[1];
    
11.                  16'h0004: a = b[2];
    
12.                  16'h0008: a = b[3];
    
13.                  
    
14.                  16'h0010: a = b[4];
    
15.                  16'h0020: a = b[5];
    
16.                  16'h0040: a = b[6];
    
17.                  16'h0080: a = b[7];
    
18.                  
    
19.                  16'h0100: a = b[8];
    
20.                  16'h0200: a = b[9];
    
21.                  16'h0400: a = b[10];
    
22.                  16'h0800: a = b[11];
    
23. 
    
24.                  16'h1000: a = b[12];
    
25.                  16'h2000: a = b[13];
    
26.                  16'h4000: a = b[14];
    
27.                  16'h8000: a = b[15];
    
28.                  
    
29.                  default:  a = 12'hxxx;
    
30.                 endcase
    
31. 
    
32. endmodule
    
33. 
    

复制代码

ltshan

我这个是可以综合通过的  仅供参考。

zhang_peng

回复 10# orlye

太二了， 写的时候弄错了，谢谢！