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发表于 2016-6-2 17:02:38
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验证工程师-UVM
岗位职责:
1. 负责开发包括模块级和系统级验证环境,验证脚本工具,并维护验证流程;
2. 与逻辑设计,架构设计等相关项目成员紧密合作,理解模块及芯片设计规格,根据设计SPEC对设计制定测试计划,开发模块级和系统级验证测试平台,基于高级硬件语言如SystemVerilog的直接测试案例和随机化测试案例设计及功能覆盖率生成;
3. 负责产生和维护验证过程相关设计文档及报告;
岗位要求:
1. 熟练使用逻辑仿真及调试工具,如VCS, NCSIM, Verdi等;
2. 熟练使用Verilog/SystemVerilog, SVA,等硬件设计验证语言;
3. 熟悉UVM/OVM/VMM验证方法学,能够熟练开发可复用易移植的层次化验证环境;
4. 熟练使用脚本语言进行设计工具及环境开发如Makefile,Perl, Shell, TCL等;
5. 熟悉基于断言验证方法,能够根据项目要求产生测试计划,产生代码及功能覆盖率,熟悉网表级带反标仿真验证调试;
6. 具有X86 CPU项目验证经验的优先;
7. 熟悉 C/C++的优先;
8. 优秀的独立分析处理问题能力;
9. 具有团队精神,责任感,沟通能力强; |
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