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楼主: xingyun666666

[讨论] 深入浅出聊聊CTS后的target skew问题,欢迎加入讨论

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发表于 2016-3-9 17:29:10 | 显示全部楼层

标题

回复 3# 漠北
CTSTCH文件中的MAXSKREW是不是越小时序越好
发表于 2016-3-9 19:36:04 | 显示全部楼层
回复 4# xingyun666666


    1。SDC 的约束还有set_clock_latency/set_case_analysis也会对才clock tree有影响(SDC的问题一定要和前端确认好,skew只是目的之一)。
    2。关于Placement的结果对clock tree的影响,这个说起来很重要,但是我们能改变的太小,只能调整Floorplan去尽量改善Placement结果,如果用了usefulSkew记得把相关的借用的信息load到工具让工具根据它去做Tree。
    3。要做好tree认真分析clock structure是非常重要的,现在对于简单的clock tree工具自己可以做的很好。但稍微复杂一点的,可能就需要分析时钟结构采取一些方法才能做好的,如工具去balance了一些不该balance的tree,或者不该长tree的长le。还有长tree的一些具体方法le。这个得多看文档和多实践了。
    4。Skew不要给太小,引起插入过的buffer,引入额外的derate,影响PPA. 而且skew也不是越小越好,只要timing meet 没啥问题就可以。
    5。clock 选用的buffer,suozai的布线层,宽度这些都会影响。这个需要反复跌打多次才能得到好的结果
 楼主| 发表于 2016-3-10 14:22:10 | 显示全部楼层
回复 12# trippa

谢谢您的指导,感觉找到组织了
   1。SDC 的约束还有set_clock_latency/set_case_analysis也会对才clock tree有影响(SDC的问题一定要和前端确认好,skew只是目的之一)。
2。关于Placement的结果对clock tree的影响,这个说起来很重要,但是我们能改变的太小,只
能调整Floorplan去尽量改善Placement结果,如果用了usefulSkew记得把相关的借用的信息load
到工具让工具根据它去做Tree。
3。要做好tree认真分析clock structure是非常重要的,现在对于简单的clock tree工具自己可
以做的很好。但稍微复杂一点的,可能就需要分析时钟结构采取一些方法才能做好的,如工具去
balance了一些不该balance的tree,或者不该长tree的长le。还有长tree的一些具体方法le。这个得
多看文档和多实践了。
4。Skew不要给太小,引起插入过的buffer,引入额外的derate,影响PPA. 而且skew也不是越小
越好,只要timing meet 没啥问题就可以。
5。clock 选用的buffer,suozai的布线层,宽度这些都会影响。这个需要反复跌打多次才能得到
好的结果

关于您说的第二条,您遇到在CTS的什么情况下需要回去调整floorplan?我经验少,就算应该去调整,我也不清楚什么情况下去调整,可以说下您遇到过的情况吗?

关于您说的第三条,分析树的结构?是在CTS之前去分析??我晕

第四条第五条我都能理解
发表于 2016-3-10 14:26:34 | 显示全部楼层
哇 你都能理解这么多条了
 楼主| 发表于 2016-3-10 14:29:57 | 显示全部楼层
回复 14# frustrate


   可以帮忙解释一下吗?新人求教
发表于 2016-3-10 14:39:28 | 显示全部楼层
回复 15# xingyun666666


    举个例子CTS 在比较烂的情况下分析发现有些MACRO 摆放不合理,导致tree 长得太长或太短 ,这时需要重新返回查看floorplan

对于比较复杂的clock tree, 需要先理清clock tree 结构 在去做CTS

我也是新人 不对之处多多指点
 楼主| 发表于 2016-3-10 15:05:49 | 显示全部楼层
回复 16# frustrate


   您在CTS后一般是怎么样的分析流程?
发表于 2016-3-14 10:52:44 | 显示全部楼层
学习了
发表于 2016-3-18 12:24:45 | 显示全部楼层
回复 13# xingyun666666


    Sorry for delay.
1.调整Floorplan尽量使stdcell放得均匀,局部density不要过高,否则CTS新插入的BUffer可能会引起Congestion,影响clock tree的质量。总之尽量把Floorplan做好。
2.clock tree的结果通过SDC定义,所以要先学会读懂SDC,一般是先让工具自己做tree,然后分析结果,不是自己期望的结果再去Debug,首先和确定问题是不是由SDC的定义引起,如定义了false_path,两个时钟被错误的定义成了异步时钟导致工具没有去把他们做平,这个需要和前段仔细确认。ICC/EDI/INNOVUS都提供了很好用的用来的分析clock structure的工具(Check user guide),可以和直观明了的看到的时钟结果帮助你分析。
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