Sorry for delay.
1.调整Floorplan尽量使stdcell放得均匀,局部density不要过高,否则CTS新插入的BUffer可能会引起Congestion,影响clock tree的质量。总之尽量把Floorplan做好。
2.clock tree的结果通过SDC定义,所以要先学会读懂SDC,一般是先让工具自己做tree,然后分析结果,不是自己期望的结果再去Debug,首先和确定问题是不是由SDC的定义引起,如定义了false_path,两个时钟被错误的定义成了异步时钟导致工具没有去把他们做平,这个需要和前段仔细确认。ICC/EDI/INNOVUS都提供了很好用的用来的分析clock structure的工具(Check user guide),可以和直观明了的看到的时钟结果帮助你分析。