Prime Time 中link_design有问题

gracege

PT中执行以下命令：

set search_path "../ref/"

set link_path "* max.db"

read_verilog ../SPI_PCM.v

current_design SPI_PCM

link_design

******************************

出现以下问题

Loading db file '../ref/max.db'

Linking design SPI_PCM…

Warning:Unable to resolve reference to  'SERIALSLAVE' in 'SPI_PCM'.(LINK-005)

Warning:Unable to resolve reference to  'TESTOUTSEL' in 'SPI_PCM'.(LINK-005)

Warning:Unable to resolve reference to  'PCM' in 'SPI_PCM'.(LINK-005)

……

Information:Creating black box for  U1/SERIALSLAVE…(LINK-043)

Information:Creating black box for  U2/TESTOUTSEL…(LINK-043)

Information:Creating black box for  U3/PCM…(LINK-043)

……

Information:251(88.3%) library cells are  unused in library max.db……

******************************

推测是 SPI_PCM中的stdcell link没问题，但SPI_PCM中子module（SERIALSLAVE，PCM等）link有问题，

把它们认成了black box。

请问各位有什么解决办法？

gracege

【不好意思，格式不对，重新发下问题】

PT中执行以下命令：
set search_path "../ref/"
set link_path "* max.db"
read_verilog ../SPI_PCM.v
current_design SPI_PCM
link_design
******************************
出现以下问题
Loading db file '../ref/max.db'
Linking design SPI_PCM…
Warning:Unable to resolve reference to 'SERIALSLAVE' in 'SPI_PCM'.(LINK-005)
Warning:Unable to resolve reference to 'TESTOUTSEL' in 'SPI_PCM'.(LINK-005)
Warning:Unable to resolve reference to 'PCM' in 'SPI_PCM'.(LINK-005)
……
Information:Creating black box for U1/SERIALSLAVE…(LINK-043)
Information:Creating black box for U2/TESTOUTSEL…(LINK-043)
Information:Creating black box for U3/PCM…(LINK-043)
……
Information:251(88.3%) library cells are unused in library max.db……
******************************
推测是  SPI_PCM中的stdcell link没问题，但SPI_PCM中子module（SERIALSLAVE，PCM等）link有问题，
把它们认成了black box。
请问各位有什么解决办法？

timchen0716

SERIALSLAVE，PCM这些子模块也是在SPI_PCM.v文件里面的吗？怎么看着像文件没加载全。

gracege

是的，好像就只有把TOPcell上的stdcell加载了，那些子模块就认成black box。我看过SPI_PCM.v中子模块都有定义到门级，SPI_PCM.v看了没什么感觉不对劲的地方。

gracege

这个问题我现在一筹莫展，请各位帮帮忙

学生一号

新手遇到了这个问题，想知道一下，最后这个问题最后怎么解决的

imadam

试试 link_design -keep_sub_designs

wzwan

link library 加上*