有关DC综合时序报告中的问题

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1.DC综合时序报告中关键路径延时中有些为0，这主要是由于什么原因?2.综合后用NC后防分析，发现关键路径中时序模块的延时对不上，要么没有要么变少了，这是什么原因啊？
求大神讲解啊！

timchen0716

给出个报告来看看吧。

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Report : timing
        -path full
        -delay max
        -max_paths 1
        -sort_by group
Design : pic16_top
Version: X-2005.09-SP2
Date   : Tue Dec 29 15:20:25 2015
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Operating Conditions: TYPICAL   Library: smic25_tt
Wire Load Model Mode: segmented

  Startpoint: portB_in[1]
              (input port clocked by clock)
  Endpoint: f_out[1] (output port clocked by clock)
  Path Group: clock
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  reg_general        reference_area_1000000
                                           smic25_tt
  pic16_top          reference_area_1000000
                                           smic25_tt
  reg_top            reference_area_1000000
                                           smic25_tt
  reg_mux_f          reference_area_20000  smic25_tt
  mux_alu_b          reference_area_20000  smic25_tt
  mux_alu_a          reference_area_20000  smic25_tt
  alu_top            reference_area_20000  smic25_tt
  program_counter    reference_area_20000  smic25_tt

  Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock clock (rise edge)                                 0.00       0.00
  clock network delay (ideal)                             0.00       0.00
  input external delay                                    9.00       9.00 f
  portB_in[1] (in)                                        0.00       9.00 f
  u_reg_top/portB_in[1] (reg_top)                         0.00       9.00 f
  u_reg_top/u_reg_general/portB_in[1] (reg_general)       0.00       9.00 f
  u_reg_top/u_reg_general/U442/Z (AOI222HD2X)             0.57       9.57 r
  u_reg_top/u_reg_general/U8/Z (NAND4HD2X)                0.19       9.76 f
  u_reg_top/u_reg_general/f_out[1] (reg_general)          0.00       9.76 f
  u_reg_top/f_out[1] (reg_top)                            0.00       9.76 f
  f_out[1] (out)                                          0.00       9.76 f
  data arrival time                                                  9.76

  clock clock (rise edge)                                20.00      20.00
  clock network delay (ideal)                             0.00      20.00
  output external delay                                  -9.00      11.00
  data required time                                                11.00
  --------------------------------------------------------------------------
  data required time                                                11.00
  data arrival time                                                 -9.76
  --------------------------------------------------------------------------
  slack (MET)                                                        1.24

另外有些有library的延时，这项延时是什么情况下出现的啊？

南宫恨

那些延迟为0的，比如说你的top的输入portB直接穿到底层模块，相当于直接连过去没有逻辑，这些是0，你这个是输入到输出的path，里面只有组合逻辑没有寄存器，library的延迟，你看看应该是library setup time，是说library中寄存器的建立时间

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回复 4# 南宫恨

wx321

前辈说得好