LDO 设计讨论

chenximing · 发表于 2020-4-9 23:05:30

pingpang0705 发表于 2016-1-7 00:00
回复 3# limaoze39520 我也在做一个capless Ldo负载45ma,电池供电，输出3.3v，输出电容40p,也要求1M处-40dB ...

你的是capless LDO,他的是片外大电容的。你的肯定不现实的。

pingpang0705 · 发表于 2020-7-28 09:48:47

嗯，后面做出来了。

elovu5256 · 发表于 2020-8-28 00:13:57

本帖最后由 elovu5256 于 2020-8-29 08:25 编辑

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elovu5256 · 发表于 2020-8-28 00:16:57

Kevin_Yang 发表于 2016-1-6 17:43
很不错，这个LDO的PSR有些挑战，其他的还好

大神可以帮忙分析一下下面这个LDO的环路吗，谢谢啦

，这个LDO输出还会挂1uF电容。

微信图片_20200827235016.jpg

Kevin_Yang · 发表于 2020-8-28 10:21:17

elovu5256 发表于 2020-8-28 00:16
大神可以帮忙分析一下下面这个LDO的环路吗，谢谢啦，这个LDO输出还会挂1uF电容。

这个结构，EA应该是一个单级运放，和MP2 MN6的第二级，加上功率NMOS输出级，稳定性是通过C1 R1 R2 MP4的负载跟随动态miller补偿实现的, 以上是基本结构；这个电路比较巧妙的地方是 MP1 MN1 MN2 MP3构成的一个并行第二级通路，作用大概有二：第一通过MP3的 source follow降低原第二级的输出阻抗；第二是通过MN7当输出电压上跳变时给一个快速放电通道，防止输出电压上升太高；
稳定性，light load时，vload反应的跟随零点电阻较大，零点较低，此时输出级 EA输出级和这个较低零点保证稳定性；heavy load时，输出级极点推出较远，Vload反应的跟随零点电阻较小，产生的零点也较远，此时希望EA的输出极点为主极点并且带宽内就EA这么一个极点，NMOS的gate极点被miller效应推出较远，在light load到heavy load过程中，找出 worst case，修调跟谁零点电阻Mp4 R2 和 R1即可；
也只是简单分析一下，当个参考即可。