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[求助] noise aware PLL flow 的参数设置问题

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发表于 2015-12-16 21:25:07 | 显示全部楼层 |阅读模式

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我已经提取了PFD+CP的macro model以及VCO的PPV model,在pll-bench仿真的时候,会出现环路无法锁定的问题。在transistor level的仿真中,环路在30us左右就锁定了,但是在使用noise aware PLL flow仿真的时候,在本应锁定的时刻,会出现Vtune在对应电压值周围波动的现象,且幅度较大(约200mV),并且该信号具有一定的周期性。通过这种仿真得到的phase jitter比预想值要高两个数量级。
现在不太确定原因出在哪里。大概想了想,可能有以下几个问题。

1. PFD+CP的model中某些参数设置不合理。各位曾经跑过这个流程的,能否说明以下各个参数都是如何设置的?

PFD_CP_MODEL.PNG


2.在PFD+CP的model里以及VOC的model里,还有freq_meter这几个模型,都有一个跟噪声模型注入有关的时间,这两个时间又该如何设置?还有前面那张图上的noisestart. 跟锁定时间有什么关系?
VCO_MODEL.PNG freq_meter.PNG




还请各位了解的大神不吝赐教。O(∩_∩)O谢谢!
 楼主| 发表于 2015-12-18 20:58:22 | 显示全部楼层
大概找到问题了。在提取PFD 模型的时候,Load的电压值没有设置为环路锁定是的电压。还有就是电路里有一个bias电路,在设置pss的tstab时, 没有考虑这个变身电路的启动时间。
发表于 2016-2-14 21:09:59 | 显示全部楼层
问下楼主整个流程跑通了么? psd plot的window size你给的多少啊. 我尝试过1024 4096 8192...等等不同的值,对reference spur的值有一定影响,应该怎么设置呢
发表于 2019-1-11 11:18:49 | 显示全部楼层
回复 3# shadow_cuk
您好,请问psd plot的window size 最终收敛值是如何确定的?
psd plot的window size 对仿真的影响有何关系?谢谢!
发表于 2024-8-11 10:19:38 | 显示全部楼层
你好,你有这个workshop的压缩包吗?tar file?能发一下吗
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