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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 共享书籍:101 条 Verilog 和 SystemVerilog 设计陷阱 ...
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楼主: yangwenguan

[原创] 共享书籍:101 条 Verilog 和 SystemVerilog 设计陷阱

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xiaofuss111
发表于 2019-6-5 10:17:26 | 显示全部楼层
谢谢分享
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abutter
发表于 2019-6-5 10:54:16 | 显示全部楼层
支持一下。
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rachel1996
发表于 2020-1-30 10:10:50 | 显示全部楼层
感谢楼主！
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syjuang@123
发表于 2020-1-30 11:00:03 | 显示全部楼层
Thanks
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myboyliubo
发表于 2020-3-21 23:09:15 来自手机 | 显示全部楼层
谢谢分享
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cdting
发表于 2020-3-28 05:14:25 | 显示全部楼层
Thanks!!!
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woolive
发表于 2020-7-26 10:40:40 | 显示全部楼层
感谢分享
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oakay
发表于 2020-8-27 14:52:23 | 显示全部楼层
感谢分享, 比csdn强.
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alucard_yk
发表于 2020-11-2 14:06:05 | 显示全部楼层
好东西，谢谢！
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542002990
发表于 2020-11-2 14:24:31 | 显示全部楼层

学习一下！
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