Spartan 6 时钟输出求教

gzanta · 发表于 2015-12-9 01:31:36

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Spartan 6，想要简单的做一个12MHz的clk给外面用。

FPGA开发板系统时钟是50MHz的，用clk wizzard生成一个12MHz的然后用ODDR2引出来，bank设置是LVCMOS3.3，结果输出的clk接到示波器上看，Vpp居然有5.2V，而且是个正弦波的样子，频率倒是没错。

然后换了个方法，clk wizzard生成一个48MHz的，然后写个简单的4分频代码输出一个12MHz的时钟，接到示波器上看，还是5.2V的正弦波。

但是用这个12MHz的时钟再分频到15KHz左右出来的时钟信号都是好好的大约3.3-3.5V的方波。

请问这可能是什么原因引起的呢？谢谢

示波器带宽是100MHz

yizi0000 · 发表于 2015-12-9 07:08:54

有可能是示波器的问题，之前碰到过类似的。几百兆带宽的示波器测量Fpga输出60M的信号幅度居然超过5V，Fpga最高的io电压才3.3V，但是用这台示波器测量10M的信号幅度和直流电压是正常的。换个带宽更高的示波器试试。

saosaoplayer · 发表于 2015-12-9 07:29:49

哥们儿可以确定是FPGA的问题，我也这么做过，都没问题的~

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