老板让用Modelsim仿真模拟电路，大家觉得靠谱吗？

liult04

china_sn0w 发表于 2015-12-8 21:44
回复 8# JoyShockley

高深！

伊卡洛斯

不是很懂

cccg

看看结果如何

quantus

这个帖子又跳出来了。我这几年做了比较多的模型，上来说一下我的看法。
一般做Big D的数字系统时，模拟只是辅助部分。项目开始阶段，数字模块进展比较快，代码会比较早做完，但是模拟模块就要时间打磨了。所以为了加快系统开发的速度，做系统集成的大佬会要求做模拟的先用verilog写个dummy的模块出来，这样做数字的人方便去跑整个系统。dummy模块一般都是提供一些数字部分需要的信号，比如sar adc要提供eoc。dummy做好了以后，可以慢慢细化内部的功能。

一般而言，凡是MATLAB能描述出来的，用Verilog（不是Verilog-A）都是可以描述出来的，因为Verilog也支持real型的。如果会System Verilog，那么这种建模的能力就更强大了。就是有很多麻烦的地方了，比如小数的量化。另外ModelSim也支持用analog的方式看波形。

我之前做过的项目里CDR， Driver， I/O， SAR， SDM都用ModelSim+Verilog实现过。

当然我所见有限，未免有错误之处，各位大佬多多包涵。

xieerman1

wreal和real的区别是什么？

analogg

你老板可能是个牛，但是在你面前涉嫌装B