关于DC中命令 characterize的一个疑问

shajingwang · 发表于 2015-12-1 14:56:12

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想问下这个characterize命令到底是怎么使用的呢？流程是什么呢

看ug上说：

current_design top
characterize U2
current_design B
compile

上面B是一个subdesign，U2是B在top level例化的一个instance；但是ug上又提到：Can only be used when all blocks are compiled；

想问下，既然block已经compiled的了，为什么还需要提取其周围特性，再对其compile一次呢？

hzdzkjly · 发表于 2015-12-2 11:25:57

帮顶，对于这个命令，同样不解

williamliwei · 发表于 2015-12-3 17:03:35

可以从顶层的timing constraint中抽取出子模块的约束

nature19900303 · 发表于 2015-12-10 10:58:32

这种方法对大型设计而言可以减少运行时间。
先粗略的跑一边top design, 这样各个小模块之间的driver, load都已经有了。
characterize的过程可以将各个小模块的约束抽取出来，同时还包括了小模块的周围环境（input driver, output load...）
那么在分别优化sub module的时候才是有意义的。

shajingwang · 发表于 2015-12-10 14:54:40

回复 4# nature19900303

那么在对top综合的时候要不要打散呢，compile_ultra加不加选项-no_autoungroup 呢

nature19900303 · 发表于 2015-12-10 15:47:18

回复 5# shajingwang

这个不加也行吧！没有具体研究过这个，你可以自己拿个小电路对比一下。

inter211 · 发表于 2016-6-18 09:16:05

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