请教Synposys DC中的时序约束问题

justfigo · 发表于 2015-11-28 21:20:22

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本帖最后由 justfigo 于 2015-11-29 11:23 编辑

大神看到后希望能帮个忙：
问题如下，

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这里描述的是对于OUTPUT是D触发器这种情况的input_delay和output_delay的时序约束问题，
文中提到：set_input_delay -max $clk_to_q_max #这个好理解，就是最恶劣的情况，输入的delay最大
但是下面的：set_out_delay -max [expr 10-$clk_to_q_min]#
这一句感觉不对，如果是周期（10ns）-$min_to_q_min，这种情况应该是最好的情况，如果有这个约束，那么对于大多数非最好情况的输出端口，都不能满足这个约束了，
请问是不是我的理解有问题？

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