请问xilinx fpga不允许用lut反相器组成环振吗？

miku

求助各位大神。。。刚买的黑金ax545/516板子（具体哪个忘了）。。小弟目的是要做一个反相器环振的真随机数的实验，要实现的功能是反相器组成环振，异或后用d触发器采样（或者触发器采样之后再异或）送到ram里，原文文献中的图是这样的

                               
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昨天 08:37 上传

我想实现的功能是四个反相器构成的环振  用d触发器采样之后异或  再送到ram里储存，下面是代码

环振：

                               
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昨天 08:39 上传

写ram的模块(上图output rng_out在顶层模块直接连到input rng_in)

                               
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顶层模块实例化ram和以上两个模块

                               
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然后就出错了，出错信息：

                               
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昨天 08:40 上传

请问大神们  这个问题怎么解决啊？

另外自己试了一下，如果不把环振采样的结果异或，只是把一个环振的采样结果输出，是可以实现的

比如这样：

                               
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昨天 08:47 上传

请问要实现文献原文中四个环振异或该怎么设置或者怎么解决呢？小弟毕业论文要用。。。大冷天雪地跪求。。。

(另外文献中有两种方法，环振直接异或之后再用d触发器采样，或者每个环振分别用d触发器采样之后 再把采样结果异或 ，这两种方法他都说可以说fpga实现  所以我怀疑是不是我编译设置出了问题  比如需要跳过一些DRC检查之类的。。)