FPGA如何设置dont touch

eebsthu · 发表于 2015-11-27 09:08:08

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现在想用FPGA做TDC方面的研究。读了一些论文，别人用CycloneII可以做。但是其中关键一点是要用primitive cell来做carry chain，但是这个primitive 会被Quatus综合优化掉。又差资料，说是用第三方综合工具可以实现。

请问synplify可以实现么？如何实现？

eebsthu · 发表于 2015-11-27 09:09:48

如果不能的话，什么样的FPGA和工具组合能做呢

xaaa · 发表于 2015-11-27 19:43:05

把不希望被优化掉的逻辑做一些与其他相关信号有关联的运算，运算结果送至端口之类的~

eebsthu · 发表于 2015-11-27 19:48:52

多谢回答。但是这个在TDC里可能行不通，因为在TDC应用里逻辑上就是一串buf和Inverter,中间不能插入其他逻辑，插入逻辑延时就没法用了。而TDC的原理正是运用门延时。

我在想能不能自己给synplify_pro综合出的网表做ECO，不过最终还是要经过Quaturs 处理才能下载到器件里，不知道Quartus会不会还是把ECO结果优化掉。有人有相关经验么。

Timme · 发表于 2015-11-28 00:38:05

注释synthesis keep或直接例化WYSIWYG器件。

eebsthu · 发表于 2015-12-1 09:42:32

我尝试了一下 synthesis keep，能保留LE cell，但逻辑不是carry chain。google了一下，都说用WYSIWYG做的，可是我是新手，这方面的资料好像也很难找。请问哪里能找到WYSIWYG的学习资料

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