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查看: 5629|回复: 8

[求助] ncverilog rtl前仿寄存器赋值传递出错，求教

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wlw98
发表于 2015-11-20 11:22:01 | 显示全部楼层 |阅读模式

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求教，在用ncverilog前仿时，非阻塞赋值，clk_slow是clk分频后的时钟，dout与clk_slow同步，采add_out_2的值出错，请教是因为仿真选项没有加对么，还是其他的原因？
另我用vcs仿整个project时dout采到的是add_out_2上升沿之后的值，vcs单独仿这段代码采到的是上升沿之前的值。
拉开波形看信号之间没有延时，请问是内部默认包含了延时么，还是其他原因？期待回复



                               
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gaurson
发表于 2015-11-20 23:12:32 | 显示全部楼层
稍微贴一段代码吧，干描述太难想像了。
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wlw98
 楼主| 发表于 2015-11-21 15:49:24 | 显示全部楼层
回复 2# gaurson
第一次贴图 ，赋值的代码 和nc仿真的波形
QQ截图20151120111400.png
QQ截图20151120111340.png
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kk2009
发表于 2015-11-21 16:35:08 | 显示全部楼层
加单位delay吧，好看波形。
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gaurson
发表于 2015-11-21 23:00:32 | 显示全部楼层
这个波形采样都是错的呀，你的add_out_2是不是在上升沿还有别的变化？现在采样的值和add_out_2都对不上呀。
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wlw98
 楼主| 发表于 2015-11-24 15:27:33 | 显示全部楼层
回复 5# gaurson


    并没有别的变化。。用vcs单独仿真这段代码能正确赋值。nc就是错的，让我很困惑这个问题。。
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wlw98
 楼主| 发表于 2015-11-24 15:29:20 | 显示全部楼层
回复 4# kk2009


    加个单位delay的意思是？把add_out_2延时一点在赋值给dout么，还是仿真时候有什么选项可以自动加入delay。求教！
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gaurson
发表于 2015-11-24 23:01:27 | 显示全部楼层
回复 6# wlw98


   关键你波形上看到上升沿前后对应的数据对不上。。。。。。
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imecissy
发表于 2020-5-29 11:15:02 | 显示全部楼层
你好，請問這個問題解決了嗎
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