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[讨论] 关于PCLAMP的问题

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发表于 2015-11-13 18:25:28 | 显示全部楼层 |阅读模式

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1.TSMC16nm工艺下PVDD2ANA需要旁边放一个PVDD2CDG,如果IOCELL出现这种摆放顺序:PVSS2ANA-空地方1-PVDD2ANA-PVDD2CDG-PVDD2ANA-空地方2-PVDD1CDG,那么空地方1是否需要必须放PCLAMP?空地方2是应该放模拟的PFILLER还是数字的PFILLER?2.PCLAMP是120,而其他的IOCELL是84.96um,请问如果是Pr贴着Pr放的话,PCLAMP是会超出去一部分,而且Pr贴Pr,PVDD2ANA和PCLAMP并不是连在一起的,而是会有4.5的缝隙,这突出去的35um的距离直接伸到了core ring上,会不会有问题?
3.PCLAMP在PVDD2ANA和PVSS2ANA中间是不是必须要放的?PDF上说是至少一个,是为了ESD,确实是必须的吗?这样只有这一个突出来几十μ的距离的Cell不会很奇怪?
4.PVDD2ANA是否可以用做模拟电压信号的Cell,而不止是IO voltage的供电Cell?
恳求各位大神帮忙解决一下小弟的疑惑!
发表于 2015-11-18 03:36:53 | 显示全部楼层
clamp的位置跟bump的位置不一定要相关, 相关的是bump到clamp的 电阻大小,
你放的远一点 , 但是连接的resistance小也是OK的, 并不是一定要在中间或者什么的, ESD check会告诉你clamp到你protect的bump 够不够。所以 你直接这么问他俩中间是不是一定要放, 实在是很难回答。。。
发表于 2022-1-14 17:03:09 | 显示全部楼层


optihack 发表于 2015-11-18 03:36
clamp的位置跟bump的位置不一定要相关, 相关的是bump到clamp的 电阻大小,
你放的远一点 , 但是连接的res ...


这里讲的bump到clamp电阻大小的场景是适用于“bump不经过power IO直接为core供电,由于缺少了IO ESD device的保护,需要单独添加clamp增加ESD性能”吗?
发表于 2022-1-17 11:24:25 | 显示全部楼层

1.TSMC16nm工艺下PVDD2ANA需要旁边放一个PVDD2CDG,如果IOCELL出现这种摆放顺序:PVSS2ANA-空地方1-PVDD2ANA-PVDD2CDG-PVDD2ANA-空地方2-PVDD1CDG,那么空地方1是否需要必须放PCLAMP?空地方2是应该放模拟的PFILLER还是数字的PFILLER?
-> 不应该有空地方的,IO ring要保持连续不能断开

2.PCLAMP是120,而其他的IOCELL是84.96um,请问如果是Pr贴着Pr放的话,PCLAMP是会超出去一部分,而且Pr贴Pr,PVDD2ANA和PCLAMP并不是连在一起的,而是会有4.5的缝隙,这突出去的35um的距离直接伸到了core ring上,会不会有问题?
-> pclamp可以通过PR route方式连到IO 上不一定是和IO ring放在一起

3.PCLAMP在PVDD2ANA和PVSS2ANA中间是不是必须要放的?PDF上说是至少一个,是为了ESD,确实是必须的吗?这样只有这一个突出来几十μ的距离的Cell不会很奇怪?
-> 你的PVDD2ANA应该是要给IP用的吧,诸如PLL, ADC, DAC,这种。 那是必须要的

4.PVDD2ANA是否可以用做模拟电压信号的Cell,而不止是IO voltage的供电Cell?
-> 能不能用是要看PVDD2ANA里的device 支不支持模拟电压信号
发表于 2023-11-24 10:21:24 | 显示全部楼层
你的PVDD2ANA应该是要给IP用的吧,诸如PLL, ADC, DAC,这种。 那是必须要的
针对这个IP是啥?
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