探讨DC-DC regulator电源部分硬件的原理及PCB设计的优化措施

joujoulian · 发表于 2015-11-13 17:59:11

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以前一致想把怎么优化电源这块好好的写一些，也关注过一些前辈写的，
但是一直都没有找到我想要的，我这个人比较直接，写东西习惯文字加实图，下面不妨我们来一起把DCDC电

源的硬件设计优化拿出来探讨一下。

前言：任何电子类的产品都离不开电源，随之技术的发展，电源芯片的研发和生产工艺越来越好，体积越来越小型化。
随之应用也越来越广，所以很多项目上，都把DCDC小型化的集成在了一张板卡上了，那么随之问题也就会有
所凸显，主要集中在如下几个点：
1）怎么拟制DCDC电源噪声：主要指DCDCD 的开关噪声以及由此引起其他板载模组的失效
2）DCDC电源效率与功耗的平衡：主要指通常DCDC能够有80%~90%左右的效率，那么负载的功耗要求成为设计

必须关注的要点
3）可生产性问题的凸出怎么改善：主要指焊接不良，导致芯片不工作，或者寿命锐减，特殊环境下失效等
4）成本cost down和可靠性的选择
今天我以Linear公司的一款不错的DCDC电源芯片为载体，来说说我对上述问题的解决办法：
凌力尔特的LTC3545EUD-1：

LTC35_datasheet.pdf (292.5 KB, 下载次数: 25 )

■ Three 800mA Outputs
■ High Effi ciency: Up to 95%
■ 2.25V to 5.5V Input Voltage Range
■ Low Ripple (<20mVP-P) Burst Mode® Operation
IQ: 58μA
■ 2.25MHz Constant Frequency Operation or
■ Synchronizable to External 1MHz to 3MHz Clock
■ Power Good Indicators Ease Supply Sequencing
■ 0.6V Reference Allows Low Output Voltages
■ Current Mode Operation/Excellent Transient Response
■ Low Profi le 16-Lead 3mm × 3mm QFN Package
芯片应用示例：

1=>原理设计上说：为了得到更好的电源质量和使得电源芯片可靠的工作原则有几个：
1）大小电容并行放，一个都不能少，且选择耐压值降额20%使用，ESR值越小越好，
电容关注：容量，耐压，温度范围，元件封装形式与尺寸纹波电流、纹波电压
漏电流、ESR、散逸因数、阻抗/频率特性电容寿命实际需要、性能和成本等综合考量
2）选用电感：应选用铁氧体磁芯电感器，电流要大且降额使用，工作频率范围考虑电源芯片开关频率，直流电阻要小
电感选型比较讲究，那我们就来讲究一番拉：
考虑的条件是线路工作在合适的频率范围、合适的开关频率减少MOS开关次数，减少mos发热量、避免与同PCB
线路同频干扰；选择合适的电感内阻，内阻是电感发热的主要因数，从而提高线路效率；选择合适的电流值，有时体积和成本是制约主要因数，
但是还是要大于峰值电流的2倍(通常在65%)，就算在板级空间十分珍贵的情况下也要保证30%预留空间余量，这样可以有效的减小内阻，减小发热量；
质量不好、绕制松散电感器件也会有噪声；未屏蔽的电感在金属外壳安装时会发生线路震荡频率改变，从而产生噪声，这时需要将电感屏蔽
3）选用电阻：一般都用1%精度的，切莫节约成本，尤其是反馈回路上的电阻，且负载通路上的电阻切记考虑
功耗，也同样降额20%使用
4）磁珠的使用：通常应用于电源芯片的源级输入，此举措主要拟制第一电源外引入的干扰
5）如果是工业用途，建议增加1：在电源输入源和芯片间加瞬态抑制二极管，可串接可恢复限额保险丝等
下面就贴图说明，当然此图还有优化的空间，比如输入级的尖峰电流的抑制，功耗的限制等

2=>PCB实现设计上说：
有以下几个要点需要保证：
1）封装的正确性，可生产性，参考芯片手册的尺寸：

》建议此封装的16个引脚的外延长度增加0.2~0.5mm；
》建议引脚的宽度按照规格书的0.25+0.05mm
》建议芯片中心的Tpad按照1.65-0.05mm
》引脚中心间距严格执行0.5mm
》其他的没什么可所的外框尺寸一致就可以了

封装示意：

2）重点来了，电源设计得好不好，原理完善了，那就必须在PCB设计上下功夫了：

A）首先就是布局：
芯片推荐布局：

原则是：1）源头和输入严格进出分开，不交叉，不形成回流环
         2）最小电流环路原则
         3）最短走线，最宽走线，最少过孔，最大地平面原则
         4）电容放置：电源进芯片端和输出端都是先大电容并小电容再到芯片输入引脚/输出引脚即是“

电容大小并”
         5）源头进来磁珠当头
         6）电感离芯片引脚最近原则
         7）GND越完整越好，电容到GND最近原则，可考虑在PAD上打过孔到GND
         8）芯片特殊要求：
                     - 反馈点从最远端返回；
                     - C1-C5电容最近原则；
                     -远离电磁转化元件，防止任何变压器耦合
官方layout 应用说明：
1. The power traces consisting of the PGND trace, the SW trace, the PVIN trace, the VIN and GNDA traces, should be kept short direct and wide.
2. Does each of the VFBx pins connect directly to the respective feedback resistors? The resistive dividers
must be connected between the (+) plate of the corresponding output fi lter capacitor (e.g. C2) and GNDA.
If the circuit being powered is at such a distance from
the part where voltage drops along circuit traces are
large, consider a Kelvin connection from the powered
circuit back to the resistive dividers.
3. Keep C1 and C5 as close to the part as possible.
4. Keep the switching nodes (SWx) away from the sensitive VFBx nodes.
5. Keep the ground connected plates of the input and output capacitors as close as possible.
6. Care should be taken to provide enough space between unshielded inductors in order to minimize any transformer coupling

B)实际布局实例

c)实例简要说明：
dcdc-layout final.JPG

d)电源芯片引脚及以内区域设置灌铜禁止区，防止短路，Tpad过孔大小均匀，防止焊接不良
最终的layout:
dcdc-layout final1.JPG

差不多就这些了，当然上述例子并非最优设计，只是引以行文，大家选择性参考

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fyi
best wishes！
1157323783
longsoncd@sina.cn
Longson CD

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