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查看: 2413|回复: 5

[求助] 想请教一下各位大神,如何对一个Verilog模块实现Power gating?

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发表于 2015-11-12 12:55:03 | 显示全部楼层 |阅读模式

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我是想对一个同步FIFO模块用MOS管进行Power gating  但是我不知道这个Verilog哪个端口是电源输入的 而out应该怎么写
 楼主| 发表于 2015-11-12 12:55:39 | 显示全部楼层
麻烦各位大哥帮帮忙,我用的是Xlinx ISE
发表于 2015-11-12 14:15:52 | 显示全部楼层
FPGA不能实现电源分区和你所说的power gating
 楼主| 发表于 2015-11-12 16:40:42 | 显示全部楼层
回复 3# whz7783478
那应该怎么办啊。。
发表于 2015-11-12 17:28:59 | 显示全部楼层
如果是验证RTL代码,这个power gating的功能在FPGA验证不了;如果是降低功耗,fpga上可以试试时钟门控
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发表于 2015-11-14 09:33:55 | 显示全部楼层
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