如何从版图或者电路生成逻辑网表文件（.v文件）

578738434 · 发表于 2015-11-10 14:53:19

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用abstract提取标准单元的LEF文件时，需要用到单元的逻辑网表文件(.v文件)，想请问一下，如何提取呀？之前只是提取过电路的netlist文件和版图的gds文件，在论坛里逛，也没有发现解决方法。
多谢各位了！

wenjian07 · 发表于 2015-11-11 08:56:46

标准单元已经是门级，还怎么写逻辑网表？

直接写个空的module就可以吧，定义port方向

578738434 · 发表于 2015-11-11 09:27:03

回复 2# wenjian07

不知道您做过标准单元库没？我是照着教程，上面提到先要导入逻辑网表文件，我就不太明白，所以请教一下各位了。

zczhan · 发表于 2023-4-24 11:38:43

想问下是怎么生成的.v文件

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