FPGA测试信号问题，请大侠帮忙

起名hao难 · 发表于 2015-11-5 20:46:41

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本帖最后由起名hao难于 2015-11-5 20:48 编辑

最近在调试FPGA，发现一个特别诡异的问题，FPGA设计做些许改动时，发现底层模块内信号拉到测试管脚上时用示波器观察没有输出，烧回改动前的固件信号又出来了，尝试过从顶层和底层模块的信号拉到测试管脚发现顶层信号可以输出，底层模块的信号不行，个人目前感觉由于做了些许改动引起了布局布线的变化导致测试信号输出异常，有没有大神遇到过，谢谢！ ps：已确定信号连接逻辑方面没有问题

altera 3c的片子

coyoo · 发表于 2015-11-6 11:12:11

检查是否被“优化”掉了，也即被综合掉了

落月飞晴 · 发表于 2015-11-9 10:36:02

可以做下仿真，看下时序图，有的信号线会被优化掉。

[求助] FPGA测试信号问题，请大侠帮忙

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