关于用DC综合后的分频器

杀手1983 · 发表于 2015-11-3 22:05:55

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用verilog写了个分频器，用DC综合后，仿真的时候加了notimingchecks，但是发现source clk的时钟和分频出来的时钟沿对不齐，总是相差半个source clk时钟周期，这是怎么回事呢？

南宫恨 · 发表于 2015-11-4 07:17:59

回复 1# 杀手1983

代码和综合脚本放上来啊

petrel87 · 发表于 2015-11-4 10:24:00

是啊。代码发来啊

杀手1983 · 发表于 2015-11-4 13:46:35

怪我太low了，功能仿真竟然忘了加+delay_mode_zero

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