FPGA V5 DDR2 MIG初始化失败

clkgtr

请教大家下，为什么初始化会失败呢我的操作步骤如下
ISE版本 14.7和10.1都尝试了，MIG版本是3.61和2.1
我先用core generator生成MIG DDR2控制核
之后新建一个工程
把ip核目录下的源文件复制到工程目录下
然后使用PLL核生成所需的时钟   读写时钟为200MHz， 200Mhz90°，100MHz，200MHz idly clk
我的理解是只要PLL的locked稳定了，输入给MIG
MIG就应该可以初始化了
我是直接下载到电路板里用chipscope查看的
但是尝试用了2个版本的ISE都没成功
phy_init_done信号一直为低
请问是什么原因造成的
几个时钟信号我都在chipscope里查看了，都有的

菜鸟要飞

初始化过程有3、4步，也许卡在哪一步了，所以初始化失败，按照手册 看看初始化过程，抓一抓信号

clkgtr

   

初始化过程有3、4步，也许卡在哪一步了，所以初始化失败，按照手册 看看初始化过程，抓一抓信号
菜鸟要飞 发表于 2015-10-27 15:33

                               
登录/注册后可看大图

   谢谢，我也是捕捉了这些信号的。第1,2步都是通过的，但是1,2步不管正不正常，都是通过的。第3,4步就没通过。我也看了rd_data_rise 和rd_data_fall的数据，和手册里说的pattern不符合。就算我知道这里不正常，手册里也没讲该怎么操作能让它正常啊，因为是IP内部的东西，我不知道该怎么办才好