在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2467|回复: 2

[求助] FPGA V5 DDR2 MIG初始化失败

[复制链接]
发表于 2015-10-27 15:01:17 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
请教大家下,为什么初始化会失败呢我的操作步骤如下
ISE版本 14.7和10.1都尝试了,MIG版本是3.61和2.1
我先用core generator生成MIG DDR2控制核
之后新建一个工程
把ip核目录下的源文件复制到工程目录下
然后使用PLL核生成所需的时钟   读写时钟为200MHz, 200Mhz90°,100MHz,200MHz idly clk
我的理解是只要PLL的locked稳定了,输入给MIG
MIG就应该可以初始化了
我是直接下载到电路板里用chipscope查看的
但是尝试用了2个版本的ISE都没成功
phy_init_done信号一直为低
请问是什么原因造成的
几个时钟信号我都在chipscope里查看了,都有的
发表于 2015-10-27 15:33:51 | 显示全部楼层
初始化过程有3、4步,也许卡在哪一步了,所以初始化失败,按照手册 看看初始化过程,抓一抓信号
 楼主| 发表于 2015-10-28 16:16:47 | 显示全部楼层




   谢谢,我也是捕捉了这些信号的。第1,2步都是通过的,但是1,2步不管正不正常,都是通过的。第3,4步就没通过。我也看了rd_data_rise 和rd_data_fall的数据,和手册里说的pattern不符合。就算我知道这里不正常,手册里也没讲该怎么操作能让它正常啊,因为是IP内部的东西,我不知道该怎么办才好
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-9 05:52 , Processed in 0.023217 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表