高速AD一般怎么调？

菜鸟要飞 · 发表于 2015-10-23 16:24:19

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以前没调过，用的ADS58C48，设置测试模式，AD向FPGA发送测试码，如递增码或者棋盘数据，ChipScope采下来看到有噪声，该着手去哪些方面调试？查哪些问题？谢谢！！

hp9325 · 发表于 2015-10-23 20:08:13

围观了！！！！！！

菜鸟要飞 · 发表于 2015-10-24 08:44:52

回复 2# hp9325

谢谢了，一看有回复，还以为有人指导

yadog · 发表于 2015-10-24 11:55:50

测试模式ok的话，可以给AD注入方波或者正弦波，看采集出来的波形如何

有噪声实在太正常了，只要是电路就有噪声，只不过需要看噪声是不是在容许的范围内

菜鸟要飞 · 发表于 2015-10-24 13:01:55

回复 4# yadog

现在就是测试模式不OK

yizi0000 · 发表于 2015-10-25 13:29:15

test模式测试的是数据输出和FPGA接口部分的问题，如果不对的话，应该是ADC的数据输出和FPGA的采样时钟之间的建立保持时间不满足要求。建议先用示波器测试一下。

董小三 · 发表于 2015-10-27 07:03:35

回复 6# yizi0000
请教您，用示波器怎么量这个时钟关系是否满足？

shiyinjita · 发表于 2015-10-29 21:37:45

回复 1# 菜鸟要飞

刚四楼说对了，测试不对了话，有2点问题1 ：有可能是阻抗不匹配，你看一下这个片子需不需要FPGA进行短接电阻或者DCI等
2 ：如果不是1的问题，可以调节AD的数据输出延迟，如果AD没有这个功能，那么调节clk的延迟，

yizi0000 · 发表于 2015-10-31 21:19:53

回复 7# 董小三

在采样时钟的沿变化前后，数据应该保持稳定，即满足建立时间和保持时间的要求。一般要通过ADC的配置接口调节时钟或者数据延迟，使得满足这个要求。但是在FPGA片上布线也有延时，有时候还是大头，能到几ns，建议看看不同位数据线之间的布线延时。

董小三 · 发表于 2015-11-1 05:42:26

回复 9# yizi0000
FPGA里面这个延迟，你是指从数据输入管脚到第一级触发器D端的延迟吗？这个怎么找到呢

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