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我在程序中调用了一个IP核——除法器。程序代码如下:
module divider_N(CLK_1M,A,B,C,D,RFD);
input CLK_1M;
input [15:0]A;
input [15:0]B;
output [15:0]C;
output [15:0]D;
output RFD;
// 实例化除法器divide
divide U1 (
.clk(CLK_1M),
.dividend(A),
.divisor(B),
.quotient(C),
.remainder(Q),
.rfd(RFD));
endmodule
在用ISE自带的仿真工具进行仿真时,出现如下的error提示:
ERROR:HDLParsers:3482 - Could not resolve instantiated unit DIV_GEN_V1_0 in Verilog module work/divide in any library
ERROR:Simulator:198 - Failed when handling dependencies for module divider_N_tbw
功能仿真无法实现,请指教 |
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