关于FPGA的两个小问题

richarda_cjn

小白向，新接触FPGA的问题：
1、非常想知道identify抓线（综合之前），和chipscope有什么区别？2、而且对电路到底做了什么修改，占用了什么资源？
3、因为经常不抓线功能就不正确，是否插入probe把时序“挤挤”给挤正常了？如果不这么做，怎么设置约束或者修改RTL code才能保证最后结果正确？
4、最近在看《FPGA prototyping by verilog examples》入门，请问这书有新版的吗？或者还有类似的指导类书籍推荐一下~~~

小弟先谢过各位大侠了。

haiyi198712

木有遇到过

haiyi198712

抓线对pr有影响吧

童诗白

顶一个

glace12123

虽然不懂你说的一堆高端词汇，但我知道2点，如果在综合前就加入抓信号core，那它会随着电路一起综合，分布在你的实际逻辑旁边，如果在综合后加入抓信号core，那它只会选个附近的地方放这些资源，不太会影响到你的实际逻辑，但是无论放哪，都放在片子里了，而且是用的RAM资源，通常是BRAM，隔得比较开，所以对整个片子时序肯定有影响。