calibre lvs

cqdzpeter · 发表于 2015-10-15 17:35:33

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schematic 有些block只是designer 仿真用，layout中不需要画出来，请问在做LVS时按照原schematic来提网表做验证时怎么处理这些block？

happy0123 · 发表于 2015-10-15 17:43:05

激励也可以放到总图电路里面，你们这设计我也是醉了，这经验不用做了。

Yestare · 发表于 2015-10-25 21:19:12

这些Block 必须在设计端让designer 拿掉, 不然你的LVS 永远不会pass!

15928663497 · 发表于 2015-11-12 19:03:21

我也觉得必须拿掉……叫disigner干掉它们！

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