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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 带单独高压管脚的ESD电路的设计
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查看: 4524|回复: 7

[原创] 带单独高压管脚的ESD电路的设计

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zyp96
发表于 2015-10-10 09:41:21 | 显示全部楼层 |阅读模式

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我设计一个OTP的产品，OTP烧录的时候，需要额外用一个VPP的高压管脚来提供高压来进行烧写OTP单元；也就是说这个管脚没办法设计通常的PMOS管来做ESD保护了；现在这个管脚只做了NMOS保护，没做PMOS保护，但现在出来的芯片显示这个管脚的ESD特别差；不知道大家对这样的电路该如何设计ESD保护？
产品, 高压管, 如何

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icfbicfb
发表于 2015-10-12 17:09:54 | 显示全部楼层
vpp pad通常是特殊的pad啊，可以耐高压

再说了，vpp通常不封装出来的啊，只用于otp，flash调试用， 你要测esd干啥
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zyp96
 楼主| 发表于 2015-10-12 23:03:16 | 显示全部楼层
因OTP产品都是为了方便客户能修改应用,所以我们都把VPP的PAD都封装出来了;而且在不做VPP功能的时候,我们还加载了其他的IO口的功能在这个脚上;你看现在的MCU都是这么设计的;所以我们需要关心这个脚的ESD的问题!
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trumen
发表于 2015-10-13 12:55:19 | 显示全部楼层
回复 3# zyp96

放个电路示意图看看
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zyp96
 楼主| 发表于 2015-10-15 19:19:02 | 显示全部楼层
回复 4# trumen


VPP_PAD.png
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zyp96
 楼主| 发表于 2015-10-15 19:22:31 | 显示全部楼层
现在测试ESD发现这个脚对VDD的+电压特性不好，应该是说当这个加上比VDD高的电压时候的特性不好！
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michang5342
发表于 2015-10-16 16:01:39 | 显示全部楼层
回复 1# zyp96
因为这个pad 的工作电压比芯片的VDD高，不能用有PMOS的IO，所以，ESD測試時，對VDD打正電壓的保護能力會比較弱。改善辦法是在layout時把這個VPP垫放在芯片的VCC pad 旁边，可以改善对VDD打正电压时的ESD效能。
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zyp96
 楼主| 发表于 2015-10-22 17:17:57 | 显示全部楼层
还有其他的需要注意的吗？
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