System Verilog for Design ，System Verilog for Validation

justfigo · 发表于 2015-10-7 10:08:51

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本帖最后由 justfigo 于 2015-10-7 10:25 编辑

两本书：System Verilog for Design
System Verilog for Validation
都是原著，从网上下载的，有需要的可以下载学习学习，虽然是英文的，但原著读起来还是很流畅，清晰的。
附件稍后奉上。

SystemVerilog for verification.pdf (2.99 MB, 下载次数: 127 )

SystemVerilog_For_Design.PDF (5.67 MB, 下载次数: 136 )

posix6973 · 发表于 2015-10-7 11:09:56

take a look, thanks.

dcircuit · 发表于 2015-10-7 18:08:22

kankan

peepeekid · 发表于 2015-10-8 01:28:06

posted before. Not new

apteye · 发表于 2015-10-8 13:38:04

xihuanit

yyduan · 发表于 2015-10-8 16:35:59

thanks for sharing

，mark it！

blueboxer · 发表于 2015-10-29 09:24:57

Thanks for sharing.
This book is written in 2006, any latest book to share

血溶伊剑 · 发表于 2015-11-5 15:18:32

谢谢分享

chriszbx · 发表于 2016-6-9 09:43:24

thanks for sharing

wjhzhx · 发表于 2016-8-26 10:11:16

xie xie hao ren

[资料] System Verilog for Design ，System Verilog for Validation

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