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查看: 1786|回复: 5

[求助] spectreverilog混合仿真的问题

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发表于 2015-9-14 09:16:59 | 显示全部楼层 |阅读模式
100资产


   我在spectreverilog 仿真的问题
ERROR: component name (swave1) not declared "saveDefs" ,6:test.top.swave1   [verilog-CNNOD]
不清楚这个报错具体是什么意思。大家有遇到这种情况的吗??求解答!万分感谢 a8ab912bd40735fa40a44f229e510fb30e240803.jpg

 楼主| 发表于 2015-9-14 09:28:24 | 显示全部楼层
顶一个
 楼主| 发表于 2015-9-14 11:05:26 | 显示全部楼层
捕获2.PNG 捕获3.PNG 如图所示。
 楼主| 发表于 2015-9-14 16:31:23 | 显示全部楼层
求大神解答。。困扰了好几天
发表于 2015-9-14 17:24:37 | 显示全部楼层
swave1没定义
找到这个元器件,看看是否有错
 楼主| 发表于 2015-9-15 20:58:38 | 显示全部楼层
已解决,,重新生成网表就好了,具体原因还是没太搞懂
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