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楼主: zlyld

[求助] 增量编译

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 楼主| 发表于 2015-9-23 11:02:40 | 显示全部楼层
回复 9# mndzjsjczex


   我是全放在一个filelist里面,都做编译。从增量编译的解释来说,它只是看到有改动的才会重新编译。

我把filelist里面最简单的module都看了一遍,把include, 之类的都删除了,
就剩下简单的verilog code。
再重新第一次编译,在第二次编译的时候看这个module会不会再次编译,
结果,哎,还是再次被编译了
找了user guide好久也没有找到问题的原因。


最让我感到好奇的是,到了门级仿真的时候,发现每次都会再来一次全编译,
每次都是新的一样。

在compile.log里面也找不到 increment 的关键字了,说明压根就没有用到增量编译。
几万的文件每次都是一次一次的再来一遍。
发表于 2015-9-23 17:39:57 | 显示全部楼层
回复 11# zlyld

确实不明白这个的原理
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