用modelsim仿真xilinx的ddr3核时，为什么会出现这样的错误？

sarlaga

Error: (vsim-3033搜索) D:/xilinx/13.4/ISE_DS/ISE/artix7/verilog/src/unisims/MCB.v(1648): Instantiation of 'X_MCB' failed. The design unit was not found.#         Region: /sim_tb_top/design_top/memc5_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/samc_0#         Searched libraries:#             D:\Xilinx\13.4\ISE_DS\ISE\verilog\mti_se\6.5g\nt\unisims_ver#             D:\Xilinx\13.4\ISE_DS\ISE\verilog\mti_se\6.5g\nt\secureip#             D:\Xilinx\13.4\ISE_DS\ISE\verilog\mti_se\6.5g\nt\unisims_ver

haitaox

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