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[求助] Verilog编程中,编写testbench时

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发表于 2015-8-31 12:08:33 | 显示全部楼层 |阅读模式

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Verilog编程中,编写testbench时,我想编写一个模块module,读取一个文件(1.txt)中的数据,该文件里面有三行三列共9个数据,每个数据的值在0-255之间,我想把每个数据中小于128的都置为0,大于128的数据都置为1,处理后的数据再写入到2.txt文本文件中,这个模块没有其他的输入输出,请问如何写,非常感谢大家。
发表于 2015-8-31 20:55:24 | 显示全部楼层
粗略的写了一个例子,没编译过,你参考一下吧。主要用到的几个verilog函数都在里面了。

integer fp1, fp2, num;
integer data1, data2, data3;
initial begin
  fp1 = $fopen("1.txt", r);
  fp2 = $fopen("2.txt", w);
  while(!$feof(fp1)) begin
    num = $fscanf("%d %d %d", data1, data2, data3);
    // update data1, data2, data3
    $fwrite(fp2, "%d %d %d\n", data1, data2, data3);
  end

  $fclose(fp1);
  $fclose(fp2);
end
 楼主| 发表于 2015-9-2 11:24:11 | 显示全部楼层
非常感谢
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