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查看: 7537|回复: 8

[讨论] 防止latch-up的方法

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发表于 2015-8-25 17:24:03 | 显示全部楼层 |阅读模式

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贡献一篇文章先,里面有很多防止latch up的方法,由其是节录下面方法的4~7我都实际用过,很实用。
latch_up.pdf (131 KB, 下载次数: 356 )

但要请教一下,第8点: I/O处尽量不使用pmos(nwell)
原因是甚么啊?有大大可以解释一下吗?

1• 在基体(substrate)上改变金属的掺杂,降低BJT的增益
2• 避免source和drain的正向偏压
3• 增加一个轻掺杂的layer在重掺杂的基体上,阻止侧面电流从垂直BJT到低阻基体上的通路
4• 使用Guard ring: P+ ring环绕nmos并接GND;N+ ring环绕pmos 并接VDD,一方面可以降低Rwell和Rsub的阻值,另一方面可阻止栽子到达BJT的基极。如果可能,可再增加两圈ring。
5• Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
6• 使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
7• 除在I/O处需采取防Latch up的措施外,凡接I/O的内部mos 也应圈guard ring。
8• I/O处尽量不使用pmos(nwell)
发表于 2016-6-26 11:33:29 | 显示全部楼层
THANK YOU
发表于 2017-5-31 09:37:55 | 显示全部楼层
感謝分享 收藏
发表于 2017-6-4 23:06:22 | 显示全部楼层
感謝!!!
发表于 2017-6-5 05:37:28 | 显示全部楼层
nwell will introduce vertical PNP and must need very strong tap to ensure low impedance. Instead, you can use resistor as you pull up.
发表于 2017-6-5 15:26:31 | 显示全部楼层
thanks!!
发表于 2021-2-19 18:06:51 | 显示全部楼层
Thanks
发表于 2021-11-8 10:52:59 | 显示全部楼层
需要学些一下的,写了
发表于 2021-11-8 20:17:43 | 显示全部楼层
谢谢分享
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