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[资料] verilog HDL 那些事儿之整合篇

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发表于 2015-8-19 07:24:58 | 显示全部楼层 |阅读模式

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早就想把verilog HDL 那些事儿  关于建模,时序分析等系列整理一番现在整理一下,希望对大家有所帮助


注意:该系列中还有俩个文件有点偏大,有想要的可以向我要
其一,时钟化和信号的长度。其二,理想时序的整合


Verilog_HDL_那些事儿_时序篇.pdf (7.34 MB, 下载次数: 1898 )

VerilogHDL那些事儿_建模篇.pdf (8.26 MB, 下载次数: 1849 )


NIOSII那些事儿 REV7.0.pdf (7.33 MB, 下载次数: 78 )


Verilog 建模技巧之 低级建模思路.pdf (4.57 MB, 下载次数: 99 )


整合的概念.pdf (4.7 MB, 下载次数: 1836 )


Verilog 最后的私私细语 第一章 不同世界的自然.pdf (3.35 MB, 下载次数: 1817 )


建模篇的目录
第一章:我眼中的 FPGA 和 VERILOG HDL
第二章:低级建模 - 基础知识.
第三章 :低级建模 - 基础建模
第四章 :低级建模 - 仿顺序操作
第五章:低级建模-封装(接口建模)
第六章 :低级建模 - 系统建模




时序篇的目录
第一章 :整数乘法器
第二章 :整数除法器
第三章 :流水操作和建模
第四章 :模块的沟通
第五章 :仿真前的故事
第六章 :刺激和激励过程
第七章 :反应和调试过程
。。。。
。。。。
发表于 2015-8-19 08:28:30 | 显示全部楼层
先mark一下,好东西
发表于 2015-8-19 09:40:33 | 显示全部楼层
谢谢楼主分享
发表于 2015-8-19 10:08:20 | 显示全部楼层
看看咯
发表于 2015-8-19 10:58:41 | 显示全部楼层
谢楼主分析
发表于 2015-8-19 14:47:20 | 显示全部楼层
谢楼主分享
发表于 2015-8-22 13:00:19 | 显示全部楼层
谢谢楼主分享
发表于 2015-8-25 08:09:39 | 显示全部楼层
谢谢楼主
发表于 2015-8-25 09:49:03 | 显示全部楼层
weiguan
发表于 2015-9-8 18:12:17 | 显示全部楼层
谢谢分享
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