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查看: 6491|回复: 8

[求助] DC综合后的面积报告,可以用来确定ICC的floorplan?[已解决]

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发表于 2015-8-7 16:59:55 | 显示全部楼层 |阅读模式

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本帖最后由 TacuLee 于 2015-8-11 03:03 编辑

Combinational area:       2757.008115
Buf/Inv area:              149.440901
Noncombinational area:    10453.802662
Net Interconnect area:      undefined  (No wire load specified)

Total cell area:          13210.810777
Total area:                 undefined

Core Area:                     22211
Aspect Ratio:                 1.0028
Utilization Ratio:            0.5948


The above information was reported from the logical library. The following are from the physical library:

  Total moveable cell area: 13210.8
  Total fixed cell area: 0.0
  Total physical cell area: 13210.8
  Core area: (0 0 148830 149240)

这里面的total area可以认为是std cell的总面积,那么其中的core area是什么?可以用来作为下一步ICC的floorplan的参考尺寸用?
发表于 2015-8-7 17:25:21 | 显示全部楼层
我也想知道  有誰能幫幫忙
发表于 2015-8-7 17:47:06 | 显示全部楼层
就 Total cell area:          13210.810777 这个就行了

* 1.4 ( 假设后端利用率为70%) =  后端的面积

前提这个total cell area必须包含std,memory,ip,io的所有面积

这个是个估计, 具体要后端做的人做完fp才知道的
 楼主| 发表于 2015-8-8 23:44:14 | 显示全部楼层
回复 3# icfbicfb


   谢谢版主解答,正如版主所言。但有个有意思的问题,dc综合后就给出core面积,而且给了利用率60%左右,难道后面的ICC要参考这一结果来进行吗?
发表于 2015-8-10 10:00:07 | 显示全部楼层
后端一般初始利用率为70% ,后端的人会考虑的
发表于 2017-3-15 20:20:12 | 显示全部楼层
不同工艺,不同case,情况会不同的,具体还是要看后端实现,综合结果仅供参考。
发表于 2018-5-29 14:09:02 | 显示全部楼层
感谢!
发表于 2018-5-30 11:58:59 | 显示全部楼层
xieixeixe
发表于 2020-3-6 13:49:36 | 显示全部楼层
谢谢解答
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