spectrVerilog仿真出错

清风慕竹 · 发表于 2015-8-3 22:55:01

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求助：我在用spectreVerilog进行混合仿真时，出现了以下错误，不知该如何解决，
有没有人遇到过类似的问题，望赐教，非常感谢！

Error! Line is too long - being truncated             [Verilog-LTLT]
      "saveDefs", 220:
Continuing compilation of source file "testfixture.template"

Error! syntax error                                     [Verilog]
      "testfixture.template", 36: endmodule<-
2 errors

wangxy001_hfut · 发表于 2015-8-4 08:59:23

语法错误i

[求助] spectrVerilog仿真出错

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