初学者求问关于verilog中的inout变量的赋值方法

磊子ML

本人在写一个微控制器的程序，设计一个inout端口，它作为ALU的输入，同时也是ALU运算结果的输出，我想在always块中进行赋值，但是不行。我在块外定义了中间变量，再将其复制给了ｉｎｏｕｔ，这增加了寄存器的数量，我希望能够避免这样的情况。求高手提供一个好的方法，举个例子或者其他什么。module ALU();
input Q3;
input [13:0]instruction;
inout [7:0]w,
input  [7:0]bbb;
input [4:0]address;
output [:0]
   
output [7:0]status;

output [7:0] mdium;
output c_out;
reg c_out;
reg [7:0] mdium;  
reg  C,
     DC,

Z;
b_register u1(.Q2(),
              .out(),

  .bbb(bbb));
instruction u2(.PC(),

   .instruction(insruction));

F_register u4(.instruction(),
              .out(),
              .f(),
  
              .k(),

  .long_k(),

  .b());

assign w=(!instruction[7])?mdium:8'b0;
  
assign status={5'b11111,C,DC,Z};