在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4031|回复: 3

[求助] FPGA的CIC滤波器IP核仿真

[复制链接]
发表于 2015-7-23 16:59:19 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 gongzh12345 于 2015-7-24 10:43 编辑

求助!!!本人在学习ip核关于CIC模块。
我在使用quartus2的ip核生成了CIC的文件包,然后再利用ip核自动生成的<wenjianming>_tb.v文件进行仿真。但是这个仿真总是读取不了它自动生成的txt文件,输入完全没有导入任何数据。

                               
登录/注册后可看大图




                               
登录/注册后可看大图


cic仿真.jpg


仿真报错是#Error: (vsim-PLI-3084):<wenjianweizhi>: $feof : Argument 1 is not a valid file descriptor.
由于这个程序完全是ip核自动生成,所以我觉得可能是设置等问题。。。但是一直没改好。。。
大神救救我吧。。。。





还有一个顶层模块的仿真,这个是别人已经生成好输出的程序,但是在我电脑上就无法载入数据。并且以<文件名>_tb.v出现了上述问题,以.vt
文件进行仿真出现了下面的问题,这个问题之前也曾经出现。
测试程序:
`timescale 1 ps/ 1 ps
module data_acquistion_vlg_tst();
// constants                                          
// general purpose registers
reg eachvec;
// test vector input registers
reg [1:0] Gnd;
reg Vcc;
reg clk_12M;
reg clk_48M;
reg clken;
reg [13:0] dataIn;
reg [31:0] phi_inc_i;
reg reset_n;
// wires                                               
wire [17:0]  fft_out_imag;
wire [17:0]  fft_out_real;
reg [13:0] dataMem [0:144];
// assign statements (if any)                          
data_acquistion i1 (
// port map - connection between master ports and signals/registers   

.\Gnd (Gnd),

.\Vcc (Vcc),

.clk_12M(clk_12M),

.clk_48M(clk_48M),

.clken(clken),

.dataIn(dataIn),

.fft_out_imag(fft_out_imag),

.fft_out_real(fft_out_real),

.phi_inc_i(phi_inc_i),

.reset_n(reset_n)
);



integer i;
integer w_file_real;
integer w_file_imag;
  initial
begin
$readmemh("data_in.txt",dataMem);
w_file_real = $fopen("fft_out_real.txt");
w_file_imag = $fopen("fft_out_imag.txt");

Vcc=1'b1;
Gnd=2'b00;
phi_inc_i=32'd1073741824;
#0 clk_48M=1'b0;
#0 clk_12M=1'b0;
#0 reset_n=1'b0;
#0 clken=1'b1;
#125 reset_n=1'b1;
end
always #10.4167 clk_48M=~clk_48M;
always #41.6667 clk_12M=~clk_12M;
always @(posedge clk_48M or negedge reset_n)
begin
if(!reset_n)

begin

dataIn<=14'b0;

i<=0;

end
else if(i<=144)

begin

dataIn<=dataMem;

i<=i+1;

end
else

begin

dataIn<=dataMem;

i<=0;

end
end
always @(posedge clk_12M or negedge reset_n)
begin
if(reset_n)
begin
$fdisplay(w_file_real,"%h",fft_out_real);
$fdisplay(w_file_imag,"%h",fft_out_imag);
end
end

endmodule




                               
登录/注册后可看大图






                               
登录/注册后可看大图
error.jpg
系统仿真.png
系统报错.png
发表于 2015-7-23 23:13:38 | 显示全部楼层
此帖仅作者可见
 楼主| 发表于 2015-7-24 10:09:27 | 显示全部楼层
此帖仅作者可见
发表于 2018-12-18 08:46:25 | 显示全部楼层
此帖仅作者可见
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-21 19:29 , Processed in 0.023745 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表