关于verilogA运放

ningyuan198 · 发表于 2015-7-22 21:00:34

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各位大侠，我用何乐年的模拟集成电路设计与仿真一书中，运放的verilogA代码，在spectre中仿真。
参数的设置完全相同，vref设置为2.5V，vspply_p和vspply_n分别为5V和0，输入vin_p和vin_n的DC偏置为2.5V，两者之间的电压差是一个幅度为0.5V，频率为freq的方波。
仿真发现，在频率freq大于100KHz时，Vout_p和Vout_n的瞬态波形的振幅十分小，而将频率freq降为10KHz之后，Vout_p的波形为一个高电平为4.5V，低电平为0.5V的方波（被限幅，与预期相符）；但是Vout_n却是一个高电平为4.5V，低电平时4.25V的方波，感觉Vout_n的限幅不对。
不知原因为何，希望各位大侠不吝赐教！