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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › calibre lvs 中port 不匹配!!
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查看: 3353|回复: 6

[求助] calibre lvs 中port 不匹配!!

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罗蒙
发表于 2015-7-12 10:04:01 | 显示全部楼层 |阅读模式
70资产
本帖最后由 罗蒙 于 2015-7-12 10:47 编辑

calibre lvs 检查中:为什么进行port比对时，source中将IO  pad 的电源pin VSSH和VDDH当做了port，而layout中却没有把这两个当做port？应该如何修改？个人认为：source中的 VSSH和VDDH不应该被当做port，怎么才能将source中的这两个port去掉？

layout, Source, 电源, 如何

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tb0403
发表于 2015-7-12 16:20:07 | 显示全部楼层
从CDL中删除掉？
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icfbicfb
发表于 2015-7-13 10:41:07 | 显示全部楼层
cdl里面是global的，自然就是port了，
layout里面没有这2个port label/text ,自然就没有了，
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mengchong19
发表于 2015-7-13 15:20:02 | 显示全部楼层
应该是跟LVS的规则文件里面的设的电源地有关系吧！规则里面肯定是将*VDD*  *VSS*设为是你的全局电源地了。
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罗蒙
 楼主| 发表于 2015-7-13 17:00:09 | 显示全部楼层
回复 3# icfbicfb


   版主，我在spice文件中把对VSSH和VDDH的global设置，去掉了，为什么在calibre lvs检查后，VDDH和VSSH还是被认为是source的port
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icfbicfb
发表于 2015-7-13 17:35:31 | 显示全部楼层
在top的subckt定义里面有么

再说，所有的spice文件都检查了么
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罗蒙
 楼主| 发表于 2015-7-13 21:57:23 | 显示全部楼层
回复 6# icfbicfb


   在top的subckt里面，我已经把VDDH和VSSH去掉了！ 您说的“所有的spice文件都检查了么”，我不是很明白，我只有一个spice文件啊
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