请教一个综合的问题

dzkxybx · 发表于 2015-7-5 08:59:30

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最近新跑综合，出来的netlist里面很多“\"和"\*"开头的信号和cell名，这个正常么？name_rule是verilog的话，为什么不按照verilog的规则吐网表，很是疑惑。请大神赐教

icfbicfb · 发表于 2015-7-5 16:52:23

change_names -rules verilog -hier -verbose
然后write_verilog 出来

dzkxybx · 发表于 2015-7-9 11:16:55

change_names -rules verilog -hier -verbose
然后write_verilog 出来
icfbicfb 发表于 2015-7-5 16:52

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谢谢版主回复，最后发现问题原因: rtl里面有常0或者常1的信号，我综合脚本设置了don_use TIE cell,然后综合就出问题了，出现了类似

\*logic0*\和\*logic1*\的信号，其他的\开头的估计也是这个引起，因为don_use TIE cell的约束去掉之后，再综合就没有这种现象了。

再请问：set_dont_use TIE* 这个命令该不该设置呢？工具为啥不把常量做进一步的优化？谢谢

icfbicfb · 发表于 2015-7-11 07:39:09

应该，一般综合不用考虑1'b0 ,1'b1优化的问题，后端来加tie cell的

dzkxybx · 发表于 2015-7-16 16:11:19

回复 4# icfbicfb

谢谢答复，可是我设置了dont_use TIE cell 之后，formal跑不过，拿综合出来的网表去跑仿真，也是一堆高阻信号。再有就是帖子开头讲的出现"\"打头的信号和cell。

icfbicfb · 发表于 2015-7-16 18:09:36

formal不过的原因有很多，慢慢查吧，svf加载了么

dzkxybx · 发表于 2015-7-17 10:28:14

回复 6# icfbicfb

svf加载了的。用tie cell的网表能过formal，不用tie cell的网表就不能过formal，是formal的时候需要加特殊的配置么？

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