bravelu

bravelu

[这个贴子最后由bravelu在 2003/10/23 01:16am 第 1 次编辑]

三年多ASIC/FPGA设计经验。TAPE OUT过三块片子。
做通信类产品比较多。涉及过一些图象处理方面的东西。
请指教！
verilog 和 vhdl 都用。
xilinx fpga用得多，altera cpld用得多。
email： brave_lu@hotmail.com