多输入与非门(NAND)的VerilogA要怎么写？

pigintree

最好是输入PIN的个数是可变的，可以用参数来改变。实在不行哪位给个3输入的NAND代码也行，小弟不胜感激！

shuishishui

module V_nand(in,out);
input [0:size-1] in;
output out;
voltage in,out;

parameter real size = 2 from [2:inf),
                vout_high = 5,
                vout_low = 0 from (-inf:vout_high),
                vth = 1.4,
                tdelay = 5n from [0:inf),
                trise = 1n from [0:inf),
                tfall = 1n from [0:inf);

integer in_state[0:size-1];
integer out_state;
real vout;

analog
begin
   @(initial_step)
     for(i=0;i<size;i=i+1) in_state=0;

   generate i (0,size-1)
   begin
     @(cross(V(in[i]) - vth))
     begin
       in_state[i] = V(in[i]) > vth;
       out_state = 1;
       for (i=0;i<size;i=i+1)
         if (!(out_state && in_state[i])) out_state = 0;
       if (out_state) vout = vout_low;          // inversion of output
       else           vout = vout_high;
     end
   end

   V(out) <+ transition(vout,tdelay,trise,tfall);
end
endmodule

pigintree

回复 2# shuishishui


   朋友你试过这段代码没问题吗？你这是书上的那个吧，我试过有错误，输入向量那段我不会改

shinefuture

module NAND3D1(ZN, A, B, C);
    output ZN;
    input A, B, C;

    // Function
    wire A__bar, B__bar, C__bar;

    not (C__bar, C);
    not (B__bar, B);
    not (A__bar, A);
    or (ZN, A__bar, B__bar, C__bar);

    // Timing
    specify
        (A => ZN) = 0;
        (B => ZN) = 0;
        (C => ZN) = 0;
    endspecify
endmodule

jasper0608

module NDx (IN, OUT);
parameter         pWIDTH = 3;
input        [pWIDTH-1:0]        IN;
output                        OUT;

wire OUT = &IN;

endmodule

pigintree

好像都不行。。

imperman

好像都不行。。

imperman

endmodule

imperman

endmodule

imperman

endmodule